【問題19】 N進同期カウンタの設計：完全マスター！ 電子回路ドリル II（21）

真理値表から論理式を求める際に“カルノー図”を用いて視覚的に論理式を簡単化して、「3ビット同期ダウンカウンタ回路」を作成する。

[横田一弘 埼玉県立新座総合技術高等学校 教諭，＠IT MONOist]

【問題18】の解答

　前回の宿題【問題18】は、「3ビット同期ダウンカウンタを作成する」という問題でした。

　皆さん解けましたでしょうか？

　解けた方も解けなかった方も答え合わせをして、次項の解説までぜひ読んでみてください。毎週コツコツ問題を解いて、デジタル回路の基礎知識を身に付けましょう。

　それでは、解答を発表します！

問題18

答え．

【問題18】の解説

　【問題17】の解説では、D-FFと組み合わせ回路によって“カウンタ”が構成できることを説明しました。今回は、これに倣って「同期式3ビットダウンカウンタ」を作っていきます。

　ダウンカウンタの場合、クロックの投入によりD-FFに保持される値（D2、D1、D0）は、現在の値（Q2、Q1、Q0）から「1」を引いた値となるため、真理値表は表1のようになります。

表1　3ビットダウンカウンタの真理値表

　そして、ここから論理式を求めて回路を作るわけですが、今回は“カルノー図”を用いて視覚的に論理式を簡単化することにします。

　図1のように、カルノー図は表形式になっています。A、B、C、Dが入力記号で、結果を表の中に記入します。3入力や4入力の場合、入力の値が“00”“01”“11”“10”の順に並んでいますが、入力値が隣と1つだけ異なることがカルノー図の特徴です。

図1　カルノー図の形式

　それでは、D0、D1、D2のカルノー図を作ってみましょう。表1の真理値表を基に、結果の“1”を書き込みます（図2）。

図2　3ビットダウンカウンタのカルノー図

　続いて簡単化です。ここで、結果が“1”である隣接するマスを、1、2、4、8、……と2の乗数個でまとめます。ここでのポイントは“できるだけ大きくまとめる”ことです。4個でまとめる場合は、1×4、2×2のようにします。

　この作業の結果、図3の赤線のような「まとまり」ができるはずです。

図3　カルノー図のまとめ作業

　最後に論理式を求めます。カルノー図のまとまりに注目して定置となる入力を抽出し、そこから積項を求めて、すべての積項を論理和します。

　D0の場合、図2（a）のまとまりにおいて、Q0は“0”で変わりません。論理式は、

D0 ＝ Q0

と求められます。

　D1（図2（b））の場合、まとまりが2つあります。1つのまとまりはQ1Q0が“00”、もう1つのまとまりはQ1Q0が“11”で変わりません。論理式は、

D1 ＝ Q1 ・ Q0 ＋ Q1 ・ Q0

と求められます。

　同様にD2（図2（c））の場合、3つのまとまりから論理式は、

D2 ＝ Q2 ・ Q1 ・ Q0 ＋ Q2 ・ Q1 ＋ Q2 ・ Q0

と求められます。

　以上から、3ビットダウンカウンタの回路は図4のようになります。

図4　3ビット同期ダウンカウンタの回路

次回までの宿題 ― 【問題19】

問題19

10進同期カウンタを作ってください

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