FPGAソフトコアCPUにおける最適化を検証する：MAX 10 FPGAで学ぶFPGA開発入門（14）（2/7 ページ）

» 2016年09月16日 12時00分公開

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//  This code is generated by Terasic System Builder
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module NEEK_Bench(
 
	//////////// CLOCK //////////
	input 		          		ADC_CLK_10,
	input 		          		MAX10_CLK1_50,
	input 		          		MAX10_CLK2_50,
	input 		          		MAX10_CLK3_50,
 
	//////////// LEDR //////////
	output		     [9:0]		LEDR,
 
	//////////// HEX //////////
	output		     [6:0]		HEX0,
	output		     [6:0]		HEX1,
 
	//////////// PS2 //////////
	inout 		          		PS2_CLK,
	inout 		          		PS2_CLK2,
	inout 		          		PS2_DAT,
	inout 		          		PS2_DAT2
);
 
 
//=======================================================
//  REG/WIRE declarations
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//=======================================================
//  Structural coding
//=======================================================
	NEEK_BENCH_QSYS u0(
		.clk_clk						(MAX10_CLK1_50),
		.hex0_pio_export			(HEX0),
		.hex1_pio_export			(HEX1),
		.key_pio_export			(KEY),
		.ledr_pio_export			(LEDR),
		.reset_reset_n				(1'b1)
	);
 
 
endmodule

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