FPGAソフトコアCPUにおける最適化を検証する：MAX 10 FPGAで学ぶFPGA開発入門（14）（2/7 ページ）

» 2016年09月16日 12時00分 公開
[大原 雄介，ITmedia]
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  1. //=======================================================
  2. //  This code is generated by Terasic System Builder
  3. //=======================================================
  4.  
  5. module NEEK_Bench(
  6.  
  7. 	//////////// CLOCK //////////
  8. 	input 		          		ADC_CLK_10,
  9. 	input 		          		MAX10_CLK1_50,
  10. 	input 		          		MAX10_CLK2_50,
  11. 	input 		          		MAX10_CLK3_50,
  12.  
  13. 	//////////// LEDR //////////
  14. 	output		     [9:0]		LEDR,
  15.  
  16. 	//////////// HEX //////////
  17. 	output		     [6:0]		HEX0,
  18. 	output		     [6:0]		HEX1,
  19.  
  20. 	//////////// PS2 //////////
  21. 	inout 		          		PS2_CLK,
  22. 	inout 		          		PS2_CLK2,
  23. 	inout 		          		PS2_DAT,
  24. 	inout 		          		PS2_DAT2
  25. );
  26.  
  27.  
  28. //=======================================================
  29. //  REG/WIRE declarations
  30. //=======================================================
  31.  
  32.  
  33.  
  34.  
  35. //=======================================================
  36. //  Structural coding
  37. //=======================================================
  38. 	NEEK_BENCH_QSYS u0(
  39. 		.clk_clk						(MAX10_CLK1_50),
  40. 		.hex0_pio_export			(HEX0),
  41. 		.hex1_pio_export			(HEX1),
  42. 		.key_pio_export			(KEY),
  43. 		.ledr_pio_export			(LEDR),
  44. 		.reset_reset_n				(1'b1)
  45. 	);
  46.  
  47.  
  48. endmodule
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