Verilog HDLの記述スタイル 〜3学期【期末考査】〜：完全マスター！ 電子回路ドリル III（13）

電子回路ドリルシリーズもいよいよ大詰め！ 今回は3学期編で出題・解説してきた“Verilog HDL”をテーマに期末考査を行います。

[横田一弘 埼玉県立新座総合技術高等学校 教諭，＠IT MONOist]

試験概要

　“ハードウェア記述言語（HDL）”をテーマにお届けしてきた本連載もようやく【期末考査】を迎えることになりました。【問題1】から【問題11】までの内容は理解できましたでしょうか？

　今回の範囲は、主にこれまで紹介してきた“Verilog HDLの記述スタイル”に関する内容からの出題です。過去問題をきちんと理解していれば解ける問題ばかりです。自信のある方もない方もまずは期末考査の問題を解いて、知識の再確認をしてみましょう！

　期末考査の問題は全部で4問あります。各問題にはヒント（過去の問題へのリンク）が載せてありますので、分からない場合は過去問の解説を参考にしてください。

　それでは期末考査を始めます！

3学期【期末考査】スタート

第1問

以下のゲート回路をVerilog HDLのassign文で表してください

ヒント：【問題1】を参考にしてください。

第2問

以下のような機能を持つ「ALU（Arithmetic Logic Unit）」をVerilog HDLで作ってください

ヒント：【問題2】と【問題6】を参考にしてください。

第3問

以下のような機能を持つ「アップダウンカウンタ」をVerilog HDLで作ってください

ヒント：【問題4】と【問題5】を参考にしてください。

第4問

以下のVerilog HDLの回路に下図のような波形を加えたとき、どのような出力が得られるでしょうか？ シミュレーションにより結果を確認してください

ヒント：【問題5】を参考にしてください。

試験を終えて

　お疲れさまでした。皆さんいかがでしたでしょうか？

　分からなくてもヒントを参考にして、くじけずに何度でもチャレンジしてみてください。時間がかかっても1問1問確実に理解しながら解いていけば、必ずやその知識が身に付くことでしょう。しつこいようですが“継続は力なり”です。

　さて、気になる期末考査の解答と解説は次回お届けします。お楽しみに！ （次回に続く）