　もう1つは同軸ケーブルや銅配線バックプレーン、光ファイバーなど、伝送に使用するメディアに適したアナログ信号にシリアルデータを変換することです。PMAの受信側は、チャネルから出てくるアナログ信号を検出し、各レーンからシリアルビットストリームを回復し、シリアルデータをパラレル形式に変換してPCSに渡さなければなりません。

　10Gbpsの送信回路は、比較的低速なインタフェースの設計者にとって見覚えがあるはずです。レーンごとにNRZエンコーダーを駆動し、エンコーダーはパルスストリームにプリディストーションを適用してチャネルの損失を補償するフィードフォワードイコライザーを動かします。その後、アンプは物理媒体か光ケーブルを動かすレーザーを駆動します。

　受信側はやや複雑です。受信アンプは、連続時間フィルターとCDR（Clock-Data Recovery）回路、DFE（Decision Feedback Equalizer）をドライブします。2つのフィルター間での仕事分担は、大まかに言えば、CDRがチャネルの周波数応答を訂正することで、DFEはISI（Inter-Symbol Interference）と反射ノイズを低減することです。接続を確立する際、トランスミッタとレシーバーはFFEとDFEのタップ設定についてそれぞれ交渉してチャネルの電子回路を調整します。

　しかし、高速化と低消費電力化という二重の圧力を受けて、従来の方法は新しい方法に取って代わられようとしています。Gulstone氏は「周波数が高いほど、従来のCDRから超高速アナログ／デジタルコンバーター、さらにはDSPプロセッサへの移行が進んでいます。DSPアルゴリズムは業界規格に含まれておらず、差別化の機会となっています」と言います。この新しいモデルでは、DSPブロックが正しいデータの最良推定値をPCSに渡します。

　50Gbpsへの移行に当たっては、別の手法が検討されています。チャネルの損失は周波数とともに増加するため、物理接続で絶えず高周波数化を図ろうとするより、比較的、低い周波数でクロックあたり複数のビットを送信した方が原理上、うまくいきます。

　NRZは基本的にクロックあたり1ビットを渡します。しかし、実質的に2ビットD/Aコンバーターで送信アンプをドライブするとすれば、各クロック周期に2ビットを詰め込むことができるため、基本周波数を25Gbpsより高くせずに50Gbpsの実現が可能です。これはパルス振幅変調と呼ばれますが、この場合は1つのクロックサイクルで4つの離散電圧レベルが可能なため、PAM-4と呼ばれます。

　送信側では、アンプに対する直線性要件が高くなります。受信側でも受信アンプの直線性要件がさらに厳しくなり、従来のCDRは付随するDSPハードウェアにより、2ビットシグマ・デルタコンバーターに置き換えられます。こうした追加作業が単に周波数を上げることに比べて利益になるのかどうかについては、まだ激しい議論が続いています。その答えはチャネルによって異なります。

　新しい変調方式、メニータップイコライザ、DSP、FECを連携して働かせれば、少なくとも幾つかの正常に動作するチャネルで、データセンター・アーキテクトが求めるデータレートを確実に達成できます。MACより上のレイヤーでアクティブセキュリティハードウェアと連携して動作するMACsecハードウェアは、セキュリティレベルをクラウドユーザーの想定に近づけることができます。

　しかし、これらの機能はいずれも、データ・センター事業者が嫌がる消費電力の増加に加え、アプリケーションが許容できないほど大幅なレイテンシの増加をもたらします。しかも、これらはハードウェア機能です。従って、ホモジニアスなソフトウェア定義データセンターファブリックの必要性は、これらの機能を全てのネットワークインタフェースに配備しなければならないことを暗示しています。

　このジレンマに対する解決策となるのは、リコンフィギュラビリティ（再構築性）と考えられます。つまり、全て機能を実装した上で、各機能を選択的にバイパスし、直ちにパワーゲーティング可能なASIC SoCか、あるいは現場でのリコンフィギュレーションが可能なFPGAです。

　いずれにしても、データセンター管理システムは、ジョブを自由に再配置し、各ジョブに許容可能な最小限のレイテンシと、必要最小限のイーサネット帯域幅を与えることができなければなりません。それは、PMAハードウェアから、データ・センター管理コードにまで及ぶ大きな課題です。

（本稿はSYSTEM DESIGN JOURNALに掲載された「Data Center Ethernet: Is a Bigger Pipe Enough？」の翻訳です）

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