　この浮動小数点DSPデザインフローには、DSP Builderアドバンストブロックセットに統合された浮動小数点DSPコンパイラ、Quartus II開発ソフトウェアのRTLツールチェーン、Mentor GraphicsのModelSimシミュレータの他、FPGAへのDSPアルゴリズム実装プロセスを簡素化するMathWorksのMATLAB/Simulinkが組み込まれているという。

　アルゴリズムモデリング／シミュレーション、RTL生成、合成、配置配線、およびデザイン検証ステージが統合されており、アルゴリズムレベルとFPGAレベルの両面で迅速な開発とデザインスペースの素早い探索が可能で、全体的な設計作業の削減に貢献できるとしている。

　今回の発表を受け、同社プロダクト＆コーポレート・マーケティング担当副社長のビンス・フー（Vince Hu）氏は次のようにコメントを寄せる。「設計者は、ハイレベルDSPモデルベースのフローを利用することにより、複雑な浮動小数点アルゴリズムの実装と検証を従来のHDLベースのデザインよりも素早く行えるようになります。アルゴリズムをハイレベルでモデル化し、デバッグすれば、その後すぐにデザインを容易に合成し、任意のアルテラFPGAをターゲットにすることができます」（プレスリリースより）

　なお、StratixおよびArria FPGAファミリへの浮動小数点DSPデザイン実装の容易性と、結果として得られる性能／効率について、第三者分析機関であるBerkeley Design Technology, Inc.（BDTI社）が調査。その結果を同社Webサイトに掲載している（分析レポート全文はこちら）。