　今回開発した回路は、2段のPLLを組み合わせたカスケード構造を採用。主要な技術として、共通のデルタシグマ変調器（DSM）で制御された2つのマルチモジュラス分周器（MMD）を用いる量子化雑音キャンセル手法を導入した。これにより、後段PLLに入力される量子化雑音を、分周比Nに対して1/Nに低減することに成功。この手法は環境依存性や非線形性に影響されないため、補正処理を介さずに安定した雑音低減が可能となる。

　さらに、実装面積の削減と低雑音化を両立するため、フィードフォワード型雑音キャンセル手法を適用した。初段PLLに小面積なリング型発振回路を採用し、その雑音成分を後段PLLの出力で打ち消す構成とした。サンプリング位相検出器（SPD）の位相検出器としてのゲインが入力周波数に応じて変化するという特性を活用し、分周比の設定に依存せずロバストに雑音をキャンセルできる仕組みを構築している。

　65nm CMOSプロセスで試作されたチップによる実測では、157フェムト秒のジッタ性能と－73dBcのスプリアス性能を実証した。補正不要で出力周波数や分周比に依らずに安定動作するため、次世代の高速、低遅延通信を可能にする高精度な基準信号生成技術として、社会実装に向けた研究開発を進めていく。

試作チップ写真（左）と消費電力、チップ面積の内訳（右）［クリックで拡大］出所：東京大学

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