　富士ソフトは2016年11月15日、米Blue Pearl Software（Blue Pearl）と販売店契約を締結したことを発表した。これに基づき、Blue Pearlが提供するEDAツール「Visual Verification Suite（ビジュアル・ヴェリフィケーション・スウィート）」の日本国内での販売を開始した。

　Visual Verification Suiteは、通信／軍事／航空宇宙業界向けの総合的な検証ツールで、ASIC／FPGA／IPの安全性の高いRTL（Register Transfer Level：論理回路）開発を可能にする。使用環境は、Microsoft Windows／Linuxに対応している。

　同ツールは、シミュレーションと論理合成の前に問題を特定して検査時間を短縮する「Analyze RTL」、CDC検証時にASIC／FPGA設計の分析機能を提供する「Clock Domain Crossing analysis（CDC）」、FSM（finite state machine）や制御挙動解析、フォルスパス連続分析、例外タイミング制約を迅速に生成する「Automatic SDC Generation（SDC）」、RTL検証過程などをグラフィカルレポートで確認できる「Management Dashboard」を備えている。

　RTL設計では、設計サイズや複雑性が増しており、開発者にとって検証作業が大きな負担となっている。同ツールは、RTL探索・修正を効率的に実施でき、開発時間を短縮できるとしている。