SoC設計者がIPに関心を持つべきタイミング：SYSTEM DESIGN JOURNAL（3/4 ページ）

[Ron Wilson，（Editor-in-chief,Altera）,MONOist]

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　IoTアプリケーションに自動車業界での信頼性や安全性規格のようなものが求められることはありませんが、IPに関する問題を明らかにする独自の方法を持つでしょう。多くのIoTアプリケーションは、動作する消費電力に厳しい制約を設けているからです。

図2. SoCはIoTの境界に新しい種類のブロックを必要とする場合があります

　IoTの外側境界に近づくほど、エネルギーへのアクセスが減少します。電源アダプターは小型バッテリーに、バッテリーはエネルギースカベンジングになり、省エネへの配慮は強迫観念になります。回路デザインの基本ルールが変わり始める0.5〜0.4Vのしきい値の範囲でさえ、低電圧動作が当然です。

　設計者が、動作のわずかなバーストによって時々中断するゼロに近い消費電力での長い休止時間を目標にするにつれ、デューティサイクルが長くなります。これらの方策の全てがIPに関するSoC開発者の決定に影響を及ぼします。

　オートモーティブグレードの信頼性追求と同様、新しい各種超低電圧プロセスとライブラリを使用した低電圧動作がファウンドリで追求され始めています。カンファレンスでは、Global foundriesのデザイン・エンジニアリング担当ディレクターであるGerd Teepe氏が、完全空乏型シリコンオンインシュレータ（FDSoI）22nmプロセスの調整可能なボディーバイアスを使用して、性能損失を最小化した0.4V動作を達成する取り組みについて説明しました。Teepe氏の論文によると、0.4V電源の22nmFDSoIデバイスは標準電圧チップのわずか8％の消費電力で動作します。

　この範囲でFDSoIチップを動作させるには、大きなボディーバイアスだけでなく新しいセルライブラリも必要になります。これらの変化については、TSMCのテクニカルマネージャーであるMarco Vrouwe氏が同社の新しい16nm小型FinFET（ffc）プロセスを0.4V動作にするプログラムについて説明した、別の論文でさらに明らかになりました。

　Vrouwe氏によれば幾つかの要因が関係します。1つはしきい値に極めて近い電圧により電源電圧変動とプロセス変動の影響がいずれも増幅されることです。もう1つは、この範囲ではプロセス変動の配分がゆがむため、タイミングツールのアルゴリズムを変更する必要があることです。

　最後にVrouwe氏は、TSMCの16個のffcライブラリである種の選別を行う必要があったとも述べています。0.4Vで問題なく動作するセルもあれば、再設計によって許容変動範囲を拡大する必要があるセルもあり、感度を下げることができないため、低電圧ライブラリから削除したセルもあったそうです。

　新しいライブラリとプロセスコーナーがSoC開発者に初歩的な質問を投げかけます。SoC開発者は、新しい環境で既存IPを使用して0.4Vで動作する回路にそれが実際に合成されるのを期待するだけなのか、新しいプロセスと電圧でのシリコン検証を要求するのかという質問です。チップ開発者がどちらを選ぶかは、システム設計者にとって非常に重要な意味があります。

　省エネに対する要求はIP統合にも影響を及ぼします。ブロックが低電圧で動作すると電源レールでのIRドロップに対する感度が大幅に上がり、基板結合に対する感度も上がる可能性があります。ここでの問題は通常のIP検証では検出されません。SilabtechのChakravarty氏によれば、IPブロック外部のその他の決定も、特にハードIPで障害を引き起こすことがあります。低デューティ・サイクルデザインにあるような、パワーゲートブロックでの電源レールのスイッチングトランジスタは既存のIPと連動するでしょうか。I/Oピンへのマルチプレクサについてはどうでしょうか。