　プレーナMOSFETをスケーリングし続ける能力が弱まり始めたちょうどそのとき、FinFETの極めて優れたチャネル制御が救いの手を差し伸べ、リーク電流を減らして電圧スケーリングを継続する道が開かれました。このタイムリーな出現によって、2015年2月に行われたDesignAutomationConferenceの基調講演でVivekSingh（ビベック・シン）氏が述べたよう、インテルは14nmノードでもトランジスタの速度と消費電力カーブの着実な改善を維持することが可能になりました。

　トランジスタ本体を覆うゲートの3辺がフィン（ひれ）状でありリーク電流を制御するため、デバイス設計者は自由に動作電圧と限界寸法を減らし続けることができます（その形状からインテルはトライゲートと呼びます）。ますます進むデバイスエンジニアリングと新材料に支えられたものとはいえ、この自由は14nmまで続き、さらに10nmとその先でも約束されています。

　例えば、TSMCのR/D担当バイスプレジデントであるYJ Mii（YJミー）氏は直近のTSMCテクノロジーシンポジウムで、同社が10nmの先においてもFinFETとその近い親類である全周ゲートFET（図1）を検討していること、ただし、恐らくはゲルマニウム、またはインジウム、ガリウム、ヒ素化合物のフィンを付けると明らかにしました。

図1.全周ゲートデバイスは従来のFinFETとは異なり、4辺全てのチャネルが誘電体とゲートで囲まれています

全てが良いことばかりではない

　トランジスタのサイズと性能は再びスケーリングし始めましたが、オンチップインターコネクトの状況はそれほど有望ではありません。最も根本的なレベルにおいてFinFETは本質的に寄生容量が大きく、理論的に向上した回路速度―消費電力の関係の一部を相殺します。さらに、信じられないほど小型化するトランジスタと歩調を合わせて小さくなるコンタクト、ローカルインターコネクト、下層の金属レイヤーは、それぞれ独自の問題にぶつかっています。

　例えば、コンタクトのピッチをトランジスタの間隔に合わせて狭めると、コンタクトの直径も小さくしなければなりません。しかし、コンタクト充填（じゅうてん）材を周囲の誘電体から隔てるライナーはそれほど薄くなりません。その上、穴のエッジ粗さは魔法のようには改善されません。従って、コンタクト金属用に残された領域が穴径よりもさらに急速に減少し、直列抵抗値が急激に増加します。この問題は下層レベルの銅インタコネクト線においてさらに深刻です。この線はシードとバリアのレイヤーを小型化できないために、徐々に狭められます（図2）。

図2.下層金属レイヤ-の銅インタコネクト線は、線-エッジ粗さとバリア――シードのレイヤーのために狭められてきています

　SRAM IPベンダーのSurecoreによれば、重要なデザインでのインターコネクトインピーダンスは40nmにおいて問題になり始めていたとのことです。同社は、とりわけ長い金属経路をなくすことによって、SRAMで測定したTSMC40LPの動的消費電力を1/2未満に低減させました。

　ですが28nmより細くなると、寄生容量に抵抗値が加わって真のRC問題が発生します。Surecoreの最高技術責任者であるDuncanBremner（ダンカン・ブレムナ）氏は、「28nmを過ぎると、抵抗値が大きく影響し始めます。さまざまなパスでRCのマッチングを始めて、デジタル回路の深刻なスキュー問題を回避する必要があります」と警告しています。

　プロセスのばらつきが増えていることも問題です。トランジスタの実際の形状、チャネルドーピングレベル、インターコネクトの形状は、ロット間、ウェハ間だけでなく1つのダイの表面全体にわたって変動します。潜在的に大きな動作温度の差とその結果としてのダイ全体でのエージング速度の差に加えて、興味深い状況があります。

　同じチップ上で、共通のクロック周波数で動作する別の部分が異なる電圧を必要とする場合があります。あるいは、異なるクロック周波数で動作する別の部分を、最小消費電力で動作させる場合があるのです。

　肯定的に見ると、次世代FinFETプロセスはトランジスタの集積度と速度―消費電力積に極めて実質的な利点をもたらします。否定的な面では、インターコネクトの容量と抵抗値が深刻な問題になりつつあります。同一ダイ上のプロセスのばらつきでさえ、マルチコーナー解析とガードバンディングが多くを諦める状況に達しました。これらの要素がシステムアーキテクトの視界に入り始めました。

モジュール化思考

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