「MAX 10 FPGA」で極薄パッケージを実現する新技術：FPGA

TSMCとアルテラは「MAX 10 FPGA」向けに、0.5mm以下（はんだボールを含む）の薄型パッケージを実現する新技術を共同開発した。

[渡邊宏，MONOist]

　TSMCとアルテラは2015年4月7日、アルテラの55nmフラッシュメモリを混載したFPGA「MAX 10 FPGA」（以下、MAX 10）向けに最適化した新しいパッケージング技術を共同で開発したと発表した。

　新手法はアンダーバンプメタル（UBM）を使用しない、「ウエハーレベル・チップサイズパッケージ（WL-CSP）技術」とし、0.5mm以下（はんだボールを含む）の薄型パッケージを実現する。

　同社によれば薄型化だけではなく、標準WLCSPと比べてボードレベルでの信頼性向上を図れる他、ダイサイズの大型化や高パッケージI/O数にも寄与するため、パワーマネジメントICなどの用途にも適するとしている。開発した新パッケージ技術は既にMAX 10の一部製品に適用されており、サンプル出荷が開始されている。WL-CSPには、81ピン（V81）と36ピン（V36）の2種類があるという。

　MAX 10はアルテラが2014年10月に「Generation 10」製品群として、産業機器や車載システム、通信/ネットワーク機器などの用途に向けて発表したFPGA製品で、2つのコンフィギュレーション用フラッシュメモリブロックやソフトコア「Nios II」プロセッサなどを搭載する。製造はTSMCの55nmエンベデッドフラッシュプロセス技術を用いて行われている。