アルテラ「Stratix 10」にHBM2 DRAM統合製品、メモリ帯域幅10倍に：FPGA

米Alteraが同社SoC FPGA「Stratix 10 FPGA & SoC 」にSK Hynixの広帯域メモリを統合した「ヘテロジニアス SiP （System-in-Package）デバイス」を発表した。このメモリ統合型Stratix 10は2017年に出荷される。

[渡邊宏，MONOist]

　米Alteraは2015年11月10日（現地時間）、SK Hynixの広帯域メモリと同社ハイエンドSoC（System on Chip）FPGA「Stratix 10 FPGA & SoC 」（以下、Stratix 10）を統合した「ヘテロジニアス SiP （System-in-Package）デバイス」を発表した。このメモリ統合型Stratix 10は2017年に出荷される予定だ。

　データセンターや超高速ネットワーキングなど、高いメモリ帯域幅を求める要件に対応するために開発されたデバイスで、パッケージにSK HynixのHBM2（High Bandwidth Memory 2）を統合する。メモリをFPGAダイに近づけて配置することから配線長の短縮が可能となり、メモリの広帯域化と低消費電力化の双方を実現。既存製品の10倍にも及ぶ帯域幅を実現するとしている。

　Stratix 10はCPUコアにARM Cortex-A53を採用、インテルの14ナノメートルトライゲートプロセスにて製造されるSoC FPGA。全ての配線セグメントにレジスタを配置する「HyperFlex」アーキテクチャの採用と、14nmトライゲートプロセスの導入により、「従来製品比2倍のコアパフォーマンスと最大70％の消費電力削減を可能にした」（同社）とする。

　インテルの2.5D実装技術「EMIB（Embedded Multi-die Interconnect Bridge）」を用い、各種のトランシーバを「TILE」とよぶブロックとして実装するヘテロジニアスインテグレーション「3D SiP」も導入されており、HBM2メモリの統合もEMIBの採用により実現したものだ。Stratix 10は2016年に出荷開始される予定となっている。