全製品を28nmプロセスに移行し黄金期の絶頂を極めるAltera、その先に待つ運命は：プログラマブルロジック本紀（16）（2/3 ページ）

[大原雄介，MONOist]

28nmをBeyond Moore世代と位置付け

　そして2010年4月、Alteraは早くも28nmプロセスに基づくStratix Vファミリーの概要を発表する（Webアーカイブを参照）。実はこれに先立つ2010年2月、Alteraは28nmプロセスを採用することを既にアナウンスしているのだが（Webアーカイブを参照）、この際に語られた「Moving Beyond Moore's Law-Innovating at 28 nm」（Webアーカイブを参照）という話が面白い。28nmをBeyond Moore世代と位置付けた上で、その28nm世代に対応するために、以下の3つの取り組みを挙げた。さらにこれらの先ではマルチチップ化（今でいうチップレット化）に向けて進むことになる。

• Embedded HardCopy Blocks
• 28Gbps embedded transceivers
• User-Friendly partial reconfiguration

　Embedded HardCopy BlockはHardCopyの名前が入っているので誤解しやすいが、要するに特定アプリケーション向けのIPをハード的に持つというものである。その先鞭をつけたのがArria II GXやCyclone IV GXに搭載されたPCI ExpressのHard IPであり、これをもっと広範に対応した格好だ。28Gbpsのトランシーバーはまぁ読んで字のごとく。そしてpartial reconfigurationは部分再構成などと呼ばれるが、要するにFPGAファブリック全体ではなく一部分だけBitstreamを読み直して、新しいファブリックを構築することが可能になった。

　ついでにマルチチップ化の話をしておくと、AlteraとTSMCは2012年3月にCoWoS（Chip on Wafer on Substrate）に向けた共同開発をアナウンスしている。ただし、CoWoSではなくシリコンインターポーザー上で複数のダイをつなぐという観点では、Xilinxが2010年にTSMCの65nmプロセスを利用したシリコンインターポーザーをベースとしたSSI（Stacked Silicon Interconnect）という技術をVirtex-7で採用することを発表している。

　このSSIはCoWoSの前身ともいうべきものであり、後のXilinx製品ではこれがCoWoSに置き換わっている。つまり、CoWoSそのものを利用した実装の試みという意味ではAlteraが先だが、CoWoSを含む広義のシリコンインターポーザーを利用したFPGAという意味では2番手である。また、結果としてAlteraがCoWoSを利用した製品を量産していないことに注意されたい。

　話を戻すと、そのBeyond Moore戦略の1番手が2010年4月発表のStratix Vファミリーである。同ファミリーは以下の4つのモデルがラインアップされた。

• Stratix V E：基本のモデル（表3）
• Stratix V GT：28Gbpsのトランシーバーを搭載したモデル（表4）
• Stratix V GX：600Mbps〜12.5Gbpsのトランシーバーを搭載したモデル（表5）
• Stratix V GS：最高12.5GbpsのトランシーバーはStratix V GXと同じだが、DSPの密度を高めたモデル（表6）

表3　用途として想定されているのはASICのプロトタイプ構築など、とにかくLE（というかALM）を必要とする用途向けということで、バリエーションは少ない。というかスペックだけ見ればこれが基本なのだが、実際はStratix V GXがベースで、そこからトランシーバーを取り去ったのがこのStratix V Eという感じである［クリックで拡大］ 出所：Altera

表4　ALMの数もそれほど多くない。もう本当にStratix V GXの特定SKUのトランシーバーを28Gbpsのものに入れ替えた、という感じの構成である［クリックで拡大］ 出所：Altera

表5　ラインアップを見れば間違いなくこれがメインとなるSKUだろう［クリックで拡大］ 出所：Altera

表6　一見Stratix V GXのサブセットに見えるが、Variable Precision Multipliersの数が半端なく増えているのが分かる。最もローエンドの5SGSD3はDDR3インタフェースが2チャネルになっているのはちょっと謎［クリックで拡大］ 出所：Altera

　ALMやLAB／MLABの構造そのものはStratix IV世代と差がないが、プロセス微細化のおかげでLEの数を最大17％（813K→952K）ほど増やし、メモリ量は最大6割弱増強（33Mビット→52Mビット）。Multiplierの数も増やし、PCIe 3.0のHard IPを搭載。DDR3インタフェースも標準搭載された。それでいながら、同一消費電力なら最大50％高速に稼働でき、同一周波数なら消費電力を最大33％削減可能とされたことで、Stratix IVからStratix Vへの移行が2011年以降急速に進むことになる（なお、Stratix V GTの出荷は2011年8月に始まった。Webアーカイブを参照）。