FPGAに代表されるプログラマブルロジックICの歴史をたどる本連載。第15回は、第14回に引き続き2000年代後半のAlteraについて紹介する。新たにミドルレンジ製品の「Arria」が加わり、「Stratix」と「Cyclone」の世代交代も順調に進むなど、Alteraの黄金期は最高潮を迎える。
前回は2000年代前半のAlteraについて紹介した。StratixとCycloneの発表により黄金期を迎えた同社だが、2005年からはこの黄金期は最高潮へと向かっていく。
2005年は、Stratix II GXのアナウンス(Webアーカイブを参照)があった程度で、基本的な製品ラインアップに変更はなし。Stratix II GXは、Stratix IIの一部ラインアップに、6.375Gbpsのトランシーバーを最大20チャネル搭載したSKUとなる(表1)。
Stratix II GXの量産出荷は2006年3月に開始している(Webアーカイブを参照)。ちなみに、このStratix II GXの高速トランシーバーを利用して、最大でPCIe x8を構成するためのMegaCore functionも2005年11月に発表されている(Webアーカイブを参照)。
2006年も似たようなもので、2006年11月にStratix IIIが発表になった(Webアーカイブを参照)という程度。こちらの量産出荷は2007年8月(Webアーカイブを参照)となった。なお、Stratix IIIは基本的な構造はStratix IIと変わっていない(表2)。
変更点としては以下のようになっている。
まぁ、Stratix IIの大容量、高動作周波数、高メモリ容量版という感じである。
その2007年には、Stratix IIIの出荷開始に先駆けて3月にCyclone IIIの発表および即時のサンプル出荷開始がアナウンスされた(Webアーカイブを参照)。こちらも65nmでの製造となっており、最大LE(ロジックエレメント)数は120Kほどにまで拡充された。さらに、メモリも最大4Mビットまで使えるようになり、Cyclone IIまでと比較すると大幅に増強された。
また、Cyclone III LSというラインアップも追加された(表3)。こちらは、Security Optionの搭載に加え、冗長構成のサポートがある。冗長構成は、Design Separationとして内部を2つのブロックに分割することで、1チップ内で実現できるというものだ。Cyclone III LSではLEもメモリも大きく増えているのはこの冗長構成実現が主な理由である(もちろん単一デバイスとして使うことも可能で、この場合は200KのLEと8Mビットのメモリという、Stratix IIIのミドルレンジ品に迫る構成になるわけだが)。
ただし、Cyclone IIIのLEの構造はCyclone/Cyclone IIから変更なく、StratixからStratix IIへの移行時とは異なりALM(Adaptive Logic Module)は採用されていない。ローエンド向けにはALMは不要と判断されたのだろう。
Cyclone III LSの量産出荷は2007年末からだ。ローエンドのEP3C5に属するEP3C5E144C8の場合、50万個での価格は4.00米ドルと結構なお手ごろ価格である。この4.00米ドルというのは、初代CycloneやCyclone IIでも同じであり、どうもローエンドの価格を4.00米ドルに抑えるような構成というのがCycloneのターゲットだったのかもしれない。
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