「Versal Premium」が第2世代に、PCIe Gen6やCXL 3.1などでインタフェース高速化：組み込み開発ニュース
AMDは、アダプティブSoCの第2世代フラグシップ製品「AMD Versal Premium シリーズ Gen 2（Versal Premium Gen2）」を発表した。PCIe Gen6やCXL 3.1、LPDDRX5などに対応する最新のインタフェース回路をハードウェアIPとして搭載する業界初のFPGAデバイスになる。
AMDは2024年11月12日、FPGA回路とCPUを集積したアダプティブSoCの第2世代フラグシップ製品「AMD Versal Premium シリーズ Gen 2（Versal Premium Gen2）」を発表した。現行の第1世代品に当たる「Versal Premium Gen1」の設計を再利用しつつ、PCIe Gen6やCXL（Compute Express Link） 3.1、LPDDRX5などに対応する最新のインタフェース回路をハードウェアIPとして搭載する業界初のFPGAデバイスになる。関連ドキュメントへの早期アクセスは可能になっており、2024年末までに消費電力を見積もるツールの利用が可能になり、2025年下期に開発ツール「AMD Vivado」でサポートされる。2026年上期に試作サンプルの出荷と評価キットの出荷を、2026年中ごろに量産を開始する予定だ。
生成AI（人工知能）の登場によって、より多くのプロセッサやメモリを接続して高速に処理する要求が高まっている。そのために必要なのが、より高速のインタフェースだ。DRAMは市場出荷の半分以上がDDR5となり、より高速のLPDR5Xも登場している。これらのメモリを高速に接続するためにCXLの採用も広がっている。周辺機器接続のためのシリアルインタフェースであるPCIeについても、次世代規格であるPCIe Gen6に対応する製品も登場している。
Versal Premium Gen2は、これらの高速インタフェースに対する要求を満たす製品として開発された。ホストCPUとの接続では、現時点で業界最速の規格となるPCIe Gen6／CXL 3.1に対応しており、CPUとGPUなどのアクセラレータとの間で1レーン当たり64Gb/sの帯域幅での接続が可能になる。2つのコントローラーでそれぞれ8レーンの接続を提供する。メモリは帯域幅6400Mb/sのDDR5と、8533Mb/sのLPDDRX5を利用可能で、CXL 3.1準拠のメモリ拡張モジュールをサポートすることでLPDDRX5であれば256モジュールまでの接続が可能だ。また、トランシーバーの最大帯域幅もVersal Premium Gen1の112Gb/sから128Gb/sに広げている。
多くのデータを扱うことからセキュリティ機能も強化した。FPGAデバイスとして初めて、Integrated PCIe IDE（Integrity and Data Encryption）に対応するとともに、メモリコントローラーにインライン暗号化の機能を組み込んだ。Versal Premium Gen1でも搭載している400Gb/s対応の高速暗号エンジンを2基備えることで、従来比で2倍の速度での暗号化と、迅速かつ安全なデータ処理が可能になった。
これらの他にもFPGA回路へのDSPの実装をVersal Premium Gen1と比べて2倍の密度で行えるようになった。新たにLPDCデコーダーを搭載し、より効率の良い誤り訂正が可能になっている。なお、ハードウェアIPとして組み込んでいるCPUは、Armの「Cortex-A72」×2と「Cortex-R5F」×2という構成はVersal Premium Gen1から変更していない。
品種としては、システムロジックセル数が約140万の「2VP3102」、約174万「2VP3202」、約256万の「2VP3402」、約327万の「2VP3602」の4つがある。
主な用途としては、GPUクラスタから成るAIサーバ間の接続や、航空宇宙／防衛分野のレーダーや電磁波防護機器、PCIe Gen7など次世代規格に対応する試験機器などが挙げられている。
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