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非パイプライン構造1ステージ化RISC-VプロセッサのFPGAのCPU回路効率を改善：組み込み開発ニュース
ウーノラボは、RISC-Vを適用した非パイプライン構造の1ステージ化プロセッサについて、FPGAのCPU回路効率を改善した。これにより、動作周波数が従来の検証結果の2倍となる50MHzを記録した。
ウーノラボは2021年4月30日、RISC-V（RV32IM）を適用した非パイプライン構造の1ステージ化プロセッサについて、FPGAのCPU回路効率を改善したと発表した。これにより、動作周波数が従来の検証結果の2倍となる50MHzを記録。同社は、同FPGAのIPコアの販売や特許技術のライセンス供与を開始する。
同プロセッサは、同社の特許技術を用いてIFステージを削除し、1命令サイクルを1ステージ化して1クロックで処理する。分岐や割り込み処理の完了後に次のクロックで元のプログラムに復帰するため、読み込んだプログラムの破棄や再読み込みによる遅延が生じず、低消費電力で効率良く動作する。
回路規模が小さく並列処理にも適しており、IoT（モノのインターネット）機器に組み込める。また、画像処理が必要な自動運転車やAI（人工知能）でのエッジコンピューティングにも使用できる。
同社は今後、アーキテクチャの性能をさらに向上すべく、クロック同期式および非同期式ASICへの実装に取り組む。非同期式ASICは、従来の非同期式回路設計を必要とせず、同期式開発ツールを利用できる点や、輻射ノイズが低減するためサイドチャンネルアタックを抑制できる点がメリットとなる。
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