SAP法の課題を解消！ エレファンテックの新製法：材料技術

エレファンテックは、AI半導体向けパッケージ基板の微細化を加速させる新製法として「DS-SAP」を開発した発表した。

[遠藤和宏，MONOist]

　エレファンテックは2026年6月18日、半導体パッケージ基板の新製法として「デュアルシードセミアディティブプロセス（DS-SAP）」を開発したと発表した。

ビア内に銅ナノ粒子インクを塗布することでシード形成

　国内外では、AI（人工知能）の処理能力を高める目的で、半導体のパッケージングが注目されている。その中で重要なコンポーネントの1つが半導体パッケージ基板だ。同基板では、GPU／CPUの計算能力拡大に伴い、これまでより微細／高密度な配線形成が必要とされている。今回の技術は、これまで半導体パッケージ基板のビルドアップ層製造に使われてきた「セミアディティブプロセス（SAP）」を改良することで、さらなる配線の微細化を可能にした。

半導体のパッケージ基板の高性能化要求［クリックで拡大］ 出所：エレファンテック

　SAP法では、積層／穴あけ後、無電解銅めっきなどで銅シード形成を行い、パターンめっきした後、最後にシード層を除去することでパターニングを行う。このシード層除去工程の際、副作用として配線パターンも同時に削れてしまうため、シード層が厚ければ厚いほど配線パターンへのダメージが大きくなり、微細化が困難になる。

　一方で、SAPでは表面とビア内の両方に同時にシードを形成する必要があり、シード層を薄く形成しようとすると、ビア内、特にビア奥でシード形成が不十分となり、不良につながってしまうという課題があった。

　これは、「シードが析出しやすいが薄くしたい表面」「シードが析出しづらいが確実に付けたいビア内」に同時にシード形成を行う限り、逃れることができないトレードオフと考えられてきた。

　DS-SAPは、表面シード形成とビア内シード形成を分けて行うことで、このトレードオフを解消し、改善を実現した。同製法は、まず表面に無電解銅めっきや物理蒸着法（PVD）などで可能な限り薄膜のシード形成を行う。この時点ではビア内はシードが不十分な状態だが、ビア内に銅（Cu）ナノ粒子インクを塗布することで、シードを形成する。

半導体のパッケージ基板の高性能化要求［クリックで拡大］ 出所：エレファンテック

　なお、DS-SAPは、「無電解銅めっきと組み合わせるプロセス」「PVDと組み合わせるプロセス」の2種類のプロセスに対応している。

PVDでシードを形成した断面画像。表面には厚くシード形成されているにもかかわらず、ビア内はシードが途切れていることが見て取れる［クリックで拡大］ 出所：エレファンテック

PVDでシードを形成した状態でDS-SAPを適用せずにそのまま電気めっきを行ったもの（左）と、DS-SAPを適用し、銅ナノ粒子インクを印刷してから電気めっきを行ったもの（右）。DS-SAPを適用したものは、途切れずに電気めっきが成長していることが見て取れる［クリックで拡大］ 出所：エレファンテック

　同社はDS-SAPの半導体パッケージ基板へのメリットとして、「配線幅の微細化」「高アスペクトビアの実用化による配線密度向上」「ファンアウト効率上昇による層数削減」を挙げている。

　既に同社ではDS-SAPについて、複数のAI半導体メーカーや半導体パッケージ基板メーカーと検証を進めている。今後は、DS-SAPの実現に必要な銅ナノ粒子インクとインクジェット印刷装置を提供することで、DS-SAPを普及させる考えだ。

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