東芝の2つの次世代ゲート駆動技術がSiCデバイスの損失削減に寄与、ISSCCで発表：組み込み開発ニュース（2/2 ページ）

東芝がSiCデバイスの性能を最大限に引き出す次世代ゲートドライバ技術として「フィードバック型アクティブゲートドライバー」と「低損失ゲートドライバー」の2つを開発。フィードバック型アクティブゲートドライバーは28％の損失低減と58％のサージ抑制、低損失ゲートドライバーは84％の駆動損失削減をそれぞれ試作回路で確認したという。

[朴尚洙，MONOist]

スイッチドキャパシター回路のキャパシター数削減と駆動損失削減を両立

　もう1つの研究成果である低損失ゲートドライバーでは、パワー半導体を駆動するゲートドライバICの損失を削減する「スイッチドキャパシター回路」で必要とされるキャパシターの数を削減しながら、同回路を適用しない場合と比較して84％の駆動損失の削減を実現した。

　従来のゲートドライバICは、パワー半導体の動作周波数や電流が増えるとデバイスが大型化し、それに比例して駆動損失も増加していた。このことは、システムの電力効率向上や小型化を妨げる要因にもなっている。

　そこで駆動損失を削減する方法として採用されているのがスイッチドキャパシター回路だ。ゲートドライバICの電源電圧をn段の階段状に印可することで消費電力をn分の1に削減することができる。階段の段数を増やせば消費電力の削減効果は大きくなるものの、必要とされるキャパシターの数も増え、部品数が多くなり、小型化が難しくなってしまうという課題があった。

スイッチドキャパシター回路による消費電力の削減［クリックで拡大］ 出所：東芝

　今回開発した低損失ゲートドライバーは、キャパシターの容量と印可電圧を2進数で重み付け（バイナリ重み付け）するとともに、独自のスイッチ接続構成を採用することで、必要になるキャパシターの数を削減することに成功した。従来の手法で、n＝8の階段状のゲート電圧を作るには8個のキャパシターが用意しなければならない。

従来の手法ではn＝8の階段状のゲート電圧を作るには8個のキャパシターが必要［クリックで拡大］ 出所：東芝

　東芝が開発した新手法では、バイナリ重み付けされた電圧が印加されたキャパシターの容量を使用することで、4個のキャパシターでn＝8の階段状のゲート電圧の生成が可能になった。また、ゲート電流Igを基準に、キャパシターを直列接続するスイッチ群を自動で動かすことにより、最適なタイミングで階段状の電圧を変化させられるという。

バイナリ重み付けによってn＝8の階段状のゲート電圧を4個のキャパシターで実現できる［クリックで拡大］ 出所：東芝

低損失ゲートドライバーの技術ポイント。スイッチ群のトポロジーと動かし方で4個のキャパシターにバイナリ重み電圧を印加できる（左）。ゲート電流Igを基準にスイッチ群を自動で動かすことで、最適なタイミングで階段状の電圧が変化させられる（右）［クリックで拡大］ 出所：東芝

　この低損失ゲートドライバーに基づくゲートドライバICを試作し、4個のキャパシターと組み合わせて評価を行ったところ、従来のゲートドライバICと比べて駆動損失を84％削減できることを確認した。

2個の低損失ゲートドライバーの試作チップと4個の外付けキャパシターを組み合わせたゲートドライブ回路［クリックで拡大］ 出所：東芝

試作したゲートドライブ回路によるターンオン／ターンオフ波形と駆動損失の削減効果［クリックで拡大］ 出所：東芝

　なお、パワー半導体のゲートドライバICの駆動損失を低減する研究も幾つか発表されているが、ディスクリート素子を対象にした実証が多い。今回は、駆動対象がフルSiCモジュールであり、大容量のパワーモジュールでも駆動損失削減効果が得られることを実証した点に大きな意義があるという。

⇒その他の「組み込み開発ニュース」の記事はこちら