「Stratix」と「Cyclone」を投入したAlteraはFPGAベンダーとして黄金期へ：プログラマブルロジック本紀（14）（2/3 ページ）

FPGAに代表されるプログラマブルロジックICの歴史をたどる本連載。第14回は、第13回に引き続き2000年代前半のAlteraについて紹介する。同社を代表するFPGA製品「Stratix」と「Cyclone」の投入により、FPGAベンダーとして黄金期を迎えることになる。

[大原雄介，MONOist]

TSMCの銅汚染問題を奇策で乗り越えたAPEX IIシリーズ

　Stratixのリリース直前の2002年1月7日には、APEX IIシリーズも投入されている。このAPEX IIシリーズ、TSMCのリリースには、“Migration to a 0.13-micron semiconductor fabrication process combined with all-layer copper interconnects further enhances the benefits by reducing die sizes, yielding more dice per wafer and increasing device performance.”と書いてあるのに、製品のデータシートには“0.15-μm all layer copper-metal fabrication process(up to eight layers of metal)”と微妙にマッチしておらず、どっちやねん？　という話になる。

　実は2000〜2001年当時、TSMCはCopper（銅）ベースの配線層を導入しようとして大失敗している。Copper Contamination（銅汚染）がその主要因であるのだが、これのあおりをモロにくらったのがTransmetaで、第2世代のCrusoeをまさにこのTSMC 0.13μm＋銅配線プロセスで製造しようとして、全く製造できなかった（歩留まりが0％だった）ことで会社が急速に傾く羽目になった。同じ時期、VIA Technologies子会社のCentaur TechnologyもVIA C3を同じく0.13μmプロセスで製造するが、彼らはトランジスタのみ0.13μm、配線層はアルミベースの0.15μmというハイブリッドプロセスを使うことでこのトラブルを回避している。

　逆にAlteraは、実績ある0.15μmプロセスのトランジスタに、トラブルを克服した銅配線（適切な保護膜を形成することで銅汚染は防げる）を組み合わせるという選択をしたのが実情ではないかと思う。なぜVIA C3の方式ではないかというと、FPGAの場合はトランジスタの性能よりも配線の性能の方が効いてくるためで、Alteraとしては銅配線を何としても使いたかった。一方で、トランジスタの方は実績ある0.15μmを組み合わせて少しでもリスクを下げたかったというあたりではないかと思う。

　一方でTSMCの側は？　というと、本来銅配線は0.13μmと組み合わせてリリースするものであり、その銅配線を使った製品がちゃんと動作して量産出荷に漕ぎつけたことをアピールしたかったものの、トランジスタが0.15μm相当というのは本来の組み合わせではないわけで、トランジスタのことには目を瞑って「0.13μmプロセス（で提供される銅配線）で製品を作りました」とアピールしたのであろう、というあたりは筆者の想像であるが、そう間違ってはいないと思う。

　話を戻すとAPEX IIシリーズは高速インタフェースに最適化したFPGAとして登場した。APEX IIのスペック一覧（表3）とAPEX 20Kのスペックを比較していただくと分かるが、ラインアップの刷新というよりも、上位モデルの追加といった感じになっている。

	EP2A15	EP2A25	EP2A40	EP2A70
Maximum gates	1,900,000	2,750,000	3,000,000	5,250,000
Typical gates	600,000	900,000	1,500,000	3,000,000
LEs	16,640	24,320	38,400	67,200
RAM ESBs	104	152	160	280
Maximum RAM bits	425,984	622,592	655,360	1,146,880
True-LVDS channels	36	36	36	36
Flexible-LVDS channels	56	56	88	88
True-LVDS PLLs	4	4	4	4
General-purpose PLL outputs	8	8	8	8
Maximum user I/O pins	492	612	735	1,060
表3　APEX IIのラインアップと仕様

　ただ大きな違いとして、新たにFlexible-LVDSというインタフェースが追加され、HyperTransport Linkをサポートするようになった。この他、対応インタフェースとして新たにRapidIO、CSIX、Utopia IV、POS-PHY Level 4が追加され、またPCI-Xは133MHzまでの対応となった（APEX 20Kは66MHzまで）。メモリインタフェースとしては、従来のDDRやZBTに加えてQDR DRAM／DDR SRAMなどにも対応できるようになっている。

　LEの数という意味で言えば、APEX 20KのEP20K1500Eが5万1840LEであるのに対して、APEX IIのEP2A70は6万7200LEだからそれほど増えているわけでもないし、LABやLEの構造、あるいは全体としての構造も見る限りほとんど差はない。大きな違いは高速なインタフェースの実装とRAMの容量といえるだろう。

　2002年末にはStratixファミリーに新しくStratix GXが追加された。もっとも、出荷そのものは2003年に入ってからになるのだが、このStratix GXは要するにAPEX IIを置き換える位置付けとなった。スペックは図4に示すように既存のEP1S10／EP1S25／EP1S40と共通であるが、新たに3.1875Gbpsの高速トランシーバー（GX Transceiver）を最大20個搭載しており、これがAPEX IIのFlexible-LVDSの代わりに利用可能となった。

図4　Stratix GXのラインアップと仕様。Stratix GX FPGA Family Datasheetより抜粋［クリックで拡大］ 出所：Altera

　利用できるインタフェースとしては、10Gigabit Ethernet XSBI、Parallel RapidIO、UTOPIA IV、NPSI（Network Packet Streaming Interface）、HyperTransport、POS-PHY Level 4、SFI-4などAPEX IIよりも充実しているのが分かる。

　このStratixとStratix GXは既存の製品ラインアップを急速に置き換えることになった。2002〜2004年のForm 10-K（米国の年次業績報告書）で製品一覧を比較してみよう。まず、2002年は以下のようになっていた。

• FPGA：Stratix、Cyclone、APEX II、APEX 20K／20KE、Flex 10K／10KA／10KE、ACEX 1K
• Embedded IP-Based FPGA：Excalibur、Stratix GX、Mercury
• CPLD：MAX 7000／7000S／7000A／7000B、MAX 3000A
• Masked：Hardcopy

　2003年には以下のように整理された。

• FPGA：Stratix II、Stratix、Cyclone
• Embedded IP-Based FPGA：Excalibur、Stratix GX
• CPLD：MAX II、MAX 3000A
• Masked：Hardcopy Stratix

　そして、2004年には以下のように非常にシンプルな構図になった。

• FPGA：Stratix II、Stratix、Cyclone II、Cyclone
• CPLD：MAX II
• Masked：Hardcopy

　製品が多すぎて混乱する、という声が顧客から上がっていたようで、2年かけてこれをStratix、Cyclone、MAXの3つのラインアップに整理した格好だ。