サブ1nm半導体チップ技術を発表、性能最大50％向上：組み込み開発ニュース

IBMは、0.7nmノードにおけるトランジスタアーキテクチャを特徴とする、世界初のサブ1nm半導体チップ技術を発表した。独自の3次元ナノスタックアーキテクチャなどを採用し、半導体の微細化を原子スケールへと進める。

[MONOist]

　IBMは2026年6月25日（現地時間）、0.7nmノードにおけるトランジスタアーキテクチャを特徴とする、世界初のサブ1nm半導体チップ技術を発表した。同社独自の3次元ナノスタックアーキテクチャを含む構造と材料の刷新により、半導体の微細化を原子スケールへと進める。今後5年以内での初期導入に向けて実用化を目指す。

サブ1nmチップ技術を発表［クリックで拡大］ 出所：IBM

爪ほどのサイズのチップ上に約1000億個のトランジスタを集積［クリックで拡大］ 出所：IBM

　このサブ1nmチップは、爪ほどのサイズのチップ上に約1000億個のトランジスタを集積し、従来品の2nmチップのほぼ2倍の密度を持つ。2nmノードチップと比較して最大50％の性能向上、または最大70％のエネルギー効率向上が見込める。これにより、生成AI（人工知能）やクラウドインフラ、次世代電子機器など幅広い用途におけるコンピューティング能力の向上が期待される。

　本チップに向けて、3次元ナノシートベースの設計を採用した「ナノスタック」というトランジスタアーキテクチャを開発。トランジスタを垂直方向に積層し、さらに水平方向にずらして配置する3D逐次集積技術の活用により、より多くのトランジスタを配置できる。積層された層ごとに異なる材料の組み合わせを使用できるため、各トランジスタの性能と電力効率を個別に最適化できる。

　実験による検証では、CMOS集積化における超薄膜誘電体接合、デュアルチャネル設計の実証、さらにCMOSインバーター動作実証を完了した。また、ナノスタックアーキテクチャによりSRAMにおいて約40％のセルサイズ縮小が可能なことが示された。これにより、高度なAIワークロードに求められる高帯域幅のデータ処理要求に対応する。

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