1チップに1兆個のトランジスタ集積に向け、インテルが次世代半導体製造技術を発表：組み込み開発ニュース

インテルの半導体製造部門であるIntel Foundryは「第70回 IEDM 2024」において、同社で開発中の次世代半導体製造技術を発表した。半導体業界が、2030年までに1兆個のトランジスタを半導体上に集積することを目指す中で、今後10年間のブレークスルーを支える技術になるとする。

[朴尚洙，MONOist]

　インテル（Intel）の半導体製造部門であるIntel Foundryは2024年12月7日（現地時間）、米国サンフランシスコで開催されている半導体／電子デバイスの国際会議「第70回 IEDM（International Electron Devices Meeting） 2024」（同月7〜11日）において、同社で開発中の次世代半導体製造技術を発表した。半導体業界が、2030年までに1兆個のトランジスタを半導体上に集積することを目指す中で、今後10年間のブレークスルーを支える技術になるとする。

　今回発表した技術は、先進パッケージング、トランジスタ、配線層の3分野から成る。先進パッケージングで発表したのは、さまざまな半導体のダイをパッケージ内に集積する上で重要な役割を果たすチップレット技術であるSLT（Selective Layer Transfer）だ。従来は、同じサイズとプロセス技術で半導体のダイを作り込んだ2枚のウエハーを重ねて2個のダイの積み重ねを作る「wafer-to-wafer HB（Heterogeneous Bonding）」や、半導体ダイを1個ずつウエハー側のダイと組み合わせる「Chip-to-Wafer HB」が一般的だった。無機赤外線レーザーを用いて行うSLTは、厚さ1μm以下の半導体ダイと半導体ダイの接合を従来比で100倍以上のスループットで行えるという。

Intel Foundryが発表した「SLT」の概要［クリックで拡大］ 出所：Intel Foundry

　トランジスタでは、2nmプロセス以降での採用が想定されているGAA（Gate All Around）トランジスタの1種であるシリコンRibbonFETについて、6nmのゲート長に対して、チャネル厚さを1.7nmまで薄くすることに成功した。また、GAAにおいてPMOSとNMOSを垂直方向に積層するCFET（Complementary FET）以降の技術として想定されている2Dトランジスタ向けでは、TMD（遷移金属ジカルコゲナイド）とHfO₂（酸化ハフニウム）を用いたゲート長30nmのトランジスタを作成し、良好な特性が得られているという。

ゲート長6nmのシリコンRibbonFET［クリックで拡大］ 出所：Intel Foundry

GAA 2Dトランジスタの開発成果［クリックで拡大］ 出所：Intel Foundry

　配線層では、ルテニウムを用いた配線層に薄膜抵抗とエアギャップを組み合わせるサブトラクティブルテニウム（Subtractive Ruthenium）を発表した。この技術は、ルテニウム配線のビアを作り込むのに高価なリソグラフィーや選択的エッチングなどのプロセスを必要としない。また、配線層のピッチが25nm以下の場合、配線層間静電容量を25％削減できるという。

サブトラクティブルテニウムの概要［クリックで拡大］ 出所：Intel Foundry

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