RISC-Vとチップレットで“高性能”を設計、ジム・ケラー氏率いるテンストレント：組み込み開発ニュース（2/2 ページ）

AIアクセラレータやRISC-VベースのCPU、チップレット技術を手掛けるテンストレント（Tenstorrent）の日本法人・テンストレント・ジャパンが、同社のプロダクトや事業戦略などについて説明した。

[朴尚洙，MONOist]

8命令デコードの「Ascalon」をベースにIPのスケーラビリティを確保

　RISC-VベースCPUとして展開する「Ascalon」は、HPC（高性能コンピューティング）をはじめとする高性能処理向けのIPプロダクトとなっている。Ascalonは8命令デコードを特徴としているが、命令デコード数を6、4、3、2と減らすことで、ユーザーの求める処理性能に対応するIPのラインアップを1年以内に5つまで広げる方針だ。

「Ascalon」の機能ブロック図［クリックで拡大］ 出所：テンストレント・ジャパン

「Ascalon」からIPのラインアップを拡大する［クリックで拡大］ 出所：テンストレント・ジャパン

　また、CPUの通信制御では、チップ間やメモリとの接続に用いるコヒーレントバスユニットと、外部インタフェースなどとつなぐ非コヒーレントバスユニットを用意することでスケーラビリティを確保している。これらの特徴をチップレット技術と組み合わせれば、より大規模なCPUクラスタシステムを構築することも容易になる。

RISC-VベースCPUの通信制御の仕組み［クリックで拡大］ 出所：テンストレント・ジャパン

大規模なCPUクラスタシステムの構築も可能［クリックで拡大］ 出所：テンストレント・ジャパン

　チップレット技術としては、FPGAやCPU、AIアクセラレータなどの計算処理ユニットの他、イーサネットやPCI-Express、メモリインタフェースなどのI/Oだけでなく、サードパーティーIPや顧客自身のIPなどについても最適にチップレットとして活用できるようにするという。中野氏は「高性能を設計するという意味合いでは、共同設計（Co-Design）という方向性も打ち出しており、設計の最終段階であるテープアウトまで伴走することが可能だ」と強調する。また、Ascalonへのチップレット技術の適用を拡大することで、「Ageis」と呼ぶHPCプロセッシングノードの形での提案も進めているという。

チップレット技術のイメージ［クリックで拡大］ 出所：テンストレント・ジャパン

　AIアクセラレータとRISC-VベースCPUも高性能が特徴であるため、現時点での評価の中心はHPCやエンタープライズ系システムなどだ。しかし、今回の日本法人の設立によって、より強く意識しているのが自動車向けでの展開である。自動運転システムにおけるカメラとLiDAR（Light Detection and Ranging、ライダー）のセンサーフュージョン処理でAIアクセラレータが、インフォテインメントユニットなどでRISC-VベースCPUの採用が期待できるという。「2024年後半以降に向けて、低消費電力低コストを特徴とするAIアクセラレータのQuasarやRISC-VベースCPUの採用を目指したい」（中野氏）としている。

自動車向けでの展開のイメージ［クリックで拡大］ 出所：テンストレント・ジャパン

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