「SoC」or「SoC」？統合へのさまざまな道：SYSTEM DESIGN JOURNAL（3/4 ページ）
1つのダイに複数機能を実装するSoC（System on Chip）化の波は高まるばかりです。アーキテクトはダイ間接続とマルチダイパッケージングの動向に注意を払い、コストや消費電力、将来性までも視野に入れた選択をしなければなりません。
InFOに見るデザインフローの重要性
通常のサブストレート上にピッチの広いインタコネクトがあれば十分という場合は、潜在的により低コストのマルチダイアプローチがあります。1つはTSMCのInFO（Integrated Fan-Out）パッケージングです。
InFOは、もともと通常のファンアウトパッケージをウェハスケールで製造するために設計されたものですが、マルチダイウェハレベルパッケージングの提供が計画されています。このプロセスでは、各種ダイを合成ウェハ上の目的の位置で上向きに固定します。
次に、必要に応じて複数の層を使用してダイ間のインタコネクトを組み込みながら、ウェハの上に多層サブストレートを重ねます。ビルドアップの最上層にパッケージはんだボールを配置した後、個々のマルチダイアセンブリを分離し、合成ウェハ基材から切り離し、全てをパッシベーションすれば、ウェハスケールの効率で2.5Dモジュールが得られます（図2）。
これら技術の重要な考慮事項の1つはデザインフローです。
ダイ間接続がシステムの一部になるため、ダイを切り離して設計することはできません。正確な遅延モデリングと消費電力モデリング、場合によっては熱モデリング、機械モデリング、電磁モデリングが不可欠であり、しかもチップデザインと協調して行う必要があります。TSMCは最近のEcosystem Forumにおいて、比較的単純なInFOパッケージであっても、チップとパッケージの協調設計を強く推奨しています。
シリアルの選択肢
CoWoSとInFOを比較すると、必要なダイ間接続が少ないほど、パッケージングや解析に費やさなければならない労力は少なく済むことは明らかです。従って、少ないワイヤで超高速データレートを実現できる高速シリアルトランシーバーは、レイテンシが増加するものの非常に重要な手段となります。シリアルトランシーバーを使用すれば、1ペアの導体で28Gbpsのデータレートを実現することが可能であり、今後もさらなる高速化が見込まれています。
ボード設計会社であるSpeedingEdgeの創設者 LeeRitchey氏はSEMICO IMPACTのパネルディスカッションにおいて「2016年までに、56Gbpsを使用した量産システムが登場すると思いますが、それまでに、28Gbpsは一般的なものになっているでしょう」と述べています。
ディスカッションに同席していたTeraspeedのコンサルタント Scott McMorrow氏は、56Gbpsでも実用限界に達しない可能性を示し、「モデリングによれば、10インチ程度の距離までは56Gbpsを維持できますが、理論上は従来のICパッケージから110Gbpsで接続することも可能です」と発言しています。
シリアルリンクでは、距離や電気的複雑さが大きな違いを生みます。Mentor Graphicsの主席エンジニア DanieldeAraujo氏は、同パネルにおいて「新たなスピードは最も簡単な部分に最初に現れます。56Gbpsはまずチップ-モジュール間接続、次いでボード上に採用されるでしょう。コネクタやバックプレーンを横断するのは、さらに先のことになりそうです」と述べています。
実際、2.5Dモジュールの内部には、かなり前から中速のシリアルリンクが使用されています。しかし、2.5Dモジュール内のインタコネクトが非常にクリーンで短い可能性を考えると、スピードの制約要因はチャネルよりむしろトランシーバーや消費電力の考慮なのかもしれません。
マルチダイモジュールの聖域を抜けた後は、高いデータレートはますます実現困難になります。Ritchey氏が「問題は損失ではなく、むしろスキューやクロストークです」と述べると、McMorrow氏はすかさず同意し、「回路ボード材料のばらつきや異方性が原因で、スキューを4ps未満に抑えることは非常に困難です。かといって、スキューをほんの少し大きくするだけで動作しなくなります」と説明しました。
一部の研究者はポリテトラフルオロエチレン（PTFE）など、均一性と等方性が非常に高い新たなボード材料に取り組むことで、この限界に挑戦しています。しかし、業界全般として、そうした材料を扱うための設備も経験もありません。
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