UVMへのサポート提供により、テストベンチ開発期間を短縮：組み込み開発ニュース

MathWorksは、HDL実装検証ツール「HDL Verifier」による、UVMへのサポート提供開始を発表した。これにより設計検証エンジニアは、MATLAB/Simulinkで開発したモデルから、UVMコンポーネントとテストベンチを自動的に生成できるようになる。

[MONOist]

　MathWorksは2020年1月14日（現地時間）、同社のHDL実装検証ツール「HDL Verifier」による、Universal Verification Methodology（UVM）へのサポート提供開始を発表した。サポート提供対象は、既に利用可能なRelease 2019bからとなる。

　FPGAやASICの設計プロジェクトの多くで、設計検証にUVMが用いられている。この方法では、アルゴリズム開発者やシステム設計者が「MATLAB/Simulink」で新しいアルゴリズムを開発した後、設計検証エンジニアが手作業でコーディングをするため、RTLテストベンチの開発に長い時間が必要だった。

　HDL VerifierがUVMに対応することにより、設計検証エンジニアは、MATLAB/Simulinkで開発したシステムレベルのモデルから、シーケンスやスコアボードといったUVMコンポーネントとテストベンチを自動的に生成できるようになる。さらに、生成モデルの再利用により、生産検証環境を素早く作成できる。