データセンターのイーサネット、パイプが太ければ十分か？：SYSTEM DESIGN JOURNAL（3/4 ページ）

身近な存在であるイーサネットですが、データセンターでのイーサネットはその厳しい環境下で常に変化し続けることを求められています。単純に“パイプを太くする”ことでは生き延びることは難しいでしょう。

[Ron Wilson，（Editor-in-chief,Altera）,MONOist]

物理層

　完全に形成されたイーサネットパケットは、MACから物理層（PHY）に進みます。PHYはフレーム符号化（Physical Coding Sublayer：PCS）とシリアル／パラレル変換（Physical Medium Attachment：PMA）という2つのブロックに分かれています。

　PCSは効率的に伝送できるようフレームを準備します。IntelのNigel Gulstone氏（インテル・プログラマブル・ソリューション・グループ・イーサネット・プロトコル担当リーダー）は「64b/66bで符号化すれば、ビットストリームの遷移、良好なDCバランス、そして幾つかの特殊文字のためのスペース確保が期待されます。物理インタフェースが複数レーンを使用する場合、PCSは最終的にエンコードされ、スクランブルされたブロックをレーン間で分割します」と説明します。

　これらの機能に続いてギアボックスがあり、そこでまだパラレルのブロックがPCSの66b幅とPMAで使用される任意のデータ幅の間で再形成されます。MAC回路の場合と同様に、受信側は基本的に送信側と逆のことを行います。

　上述したように、PCSには複雑なアルゴリズムや不可解なアルゴリズムはありません。64b/66bエンコーダーは単純であり、スクランブラは 1 + X³⁹ + X⁵⁸などの多項式、比較的容易ながらレイテンシを誘発するわずかなハードウェアを使用します。ここでもやはり問題は速度です。

　レーンあたりの速度が10Gbpsから25Gbpsに移行すると、PHY内の次ステージであるPMAは、入力波形から正しいデータを回復する能力が徐々に低下します。多くのアプリケーションで許容されるエラーレートである10〜15以上を達成するには、順方向誤り訂正（FEC）が必要です。しかも、FECは400GbpsではPCSの一部として実装され、それより低速の規格ではPCSとPMAの間に実装されます。

　「ファイアコードと2種類のリードソロモンコードは、データセンターで採用されているBAE-R規格に代わることが考えられます」とGulstone氏は言います。送信側のFECエンコーダーは多数の66bitブロックをまとめ、誤り訂正ビットを埋め込んで全体を1つにまとめてエンコードします。受信側では、FECデコーダーが着信bitのブロックをまとめてデコードし、紛れ込んでいる可能性のある個々の誤りをそのプロセスで訂正します。

　これらのコードは、PMA内の何らかの回路に起因するものなど、集中的な不正ビットを訂正することが可能（5280ビットブロック内で最大70ビット）ですが、最終的にデータ損失の原因となる恐れがあります。

　「FECはかなりの計算量が必要な上、ブロック全体を保持するのに十分な大きさの高速バッファも必要です」とGulstone氏は説明します。従って、イーサネットインタフェースのエネルギー消費とレイテンシを増加させます。しかし、現時点では、データセンターに見られるインターコネクトチャネル上のこうしたマルチGbEの速度で適切なビットエラーレートを達成する唯一の方法と目されます。

　FECを統合したPCSはMACからイーサネットフレームを受け取り、誤り保護され、スクランブルされ、エンコードされたビットの長いブロックをギアボックス経由でPMAに送ります。