東芝は2011年2月、米国サンフランシスコで開催された半導体国際学会『ISSCC（International Solid-State Circuits Conference） 2011』（2011年2月20日〜24日）において、77GHzの周波数帯を用いる車載ミリ波レーダー用の周波数シンセサイザICを新たに開発したと発表した。同ICを用いることにより、現行の車載ミリ波レーダーと比べて、周波数シンセサイザ回路にかかるコストを約1/4に低減できるという。また、車載ミリ波レーダーの小型化にも貢献できるとしている。
車載ミリ波レーダーは、自動車の予防安全システムに用いられるセンサーの1つである。高速道路などを走行しているときに前方車両との間隔を一定の距離に制御する「ACC（Adaptive Cruise Control）」や、前方車両との衝突防止、衝突被害の軽減が可能な「プリクラッシュセーフティ」などでは、前方車両との車間距離を検出するために、周波数帯が77GHzのミリ波レーダーが用いられている。しかし、現時点では、車載ミリ波レーダーが高価なこともあって、ACCやプリクラッシュセーフティといった機能は高級車しか搭載していないというのが現状だ。いわゆる大衆車などにこれらの機能を標準搭載するには、車載ミリ波レーダーの低コスト化が必要となる。
現行の車載ミリ波レーダーが高コストである要因としては、GaAs（ガリウムヒ素）ベースの個別部品を用いたミリ波の送受信回路や、車載ミリ波レーダーで一般的なFMCW（Frequency Modulation Continuous Wave：周波数変調連続波）方式の変調に用いるDDFS（Direct Digital Frequency Synthesizer） ICなどが高価であることが挙げられている。東芝は、2009年6月に、90nmのCMOSプロセスを用いることにより、ミリ波の送受信回路に加えて、従来は個別部品を用いて構成していたPLL（位相同期回路）も集積した1チップ送受信ICを発表している（図1）。このICは、GaAsベースの個別部品を用いた送受信回路と比べて大幅なコスト削減が図れることを特徴としている。ただし、DDFS ICについては外付けであった。これに対して、今回発表した周波数シンセサイザICは、DDFS ICとPLLから構成される周波数シンセサイザ回路をCMOSで1チップ化することにより、さらなる低コスト化を実現するものとなっている。
車載ミリ波レーダーで広く利用されているFMCW方式では、周波数を三角波状に変調（周波数の高低を三角波の振幅で表現する）した送信信号を用いる。この送信信号と、送信信号が対象物に反射して戻ってきた信号（受信信号）を比較すると、反射して戻ってくる時間だけ受信信号が遅れる。この遅れを利用して、対象物との距離を検出する仕組みである。また、ミリ波レーダー側と対象物との間に速度差があると、ドップラー効果によって、送信信号と受信信号の周波数にズレが生じる。このズレを利用することにより、相対速度を検出することも可能である。
FMCW方式を採用する一般的な車載ミリ波レーダーの周波数シンセサイザ回路（図2）では、DDFS ICが、入力される周波数設定コードと基準クロックを基に、基準周波数信号（三角波）をアナログ信号としてPLLに出力する。この基準周波数信号を制御信号として使用し、PLL内部にあるVCO（電圧制御発振器）によってミリ波信号を出力する。このようなフィードバック制御を利用したPLL構成を用いる理由は、VCOは制御電圧に対して非線形な出力周波数信号を生成する（三角波を入力しても、直線的に周波数が変化する出力信号が得られない）ので、その非線形特性を補償するためである。
ただし、DDFS ICとPLLを利用した周波数シンセサイザ回路にも1つ問題がある。DDFSはデジタル入力コードに応じてアナログ信号を出力する方式であるため、生成する基準周波数信号の三角波は、階段状の波形となる（一般的なD-Aコンバータの出力を思い浮かべればわかりやすい）。この階段状の波形は、PLLのフィルタ機能によって滑らかになるので、条件によっては問題にはならない。しかし、車載ミリ波レーダーによって検出する相対速度の分解能を高めたい場合には、基準周波数信号の周期を長くする必要がある。周期を長くした場合、DDFSの分解能が低いと、理想的な三角波と比べて階段状の波形の形状が粗くなってしまい、最終的に得られるミリ波の精度が劣化してしまう。この問題を回避するには、高精度なDDFS ICが必要になり、コスト面で大きな問題が発生してしまうのである。
東芝が新たに開発した周波数シンセサイザICは、従来はDDFS ICからのアナログ出力を処理するために純粋なアナログ回路で構成していたPLLに替えて、デジタル回路とアナログ回路を組み合わせた新たなPLL（ミックスモードPLL）を搭載している。図3は、このミックスモードPLLを搭載した周波数シンセサイザの回路構成を示したものである。
この回路の動作を大まかに説明すると、次のようになる。ミックスモードPLLの回路は、VCOで発振したアナログ信号（の位相情報）をデジタル信号（デジタルコード）に変換して処理するA-D変換部と、そのデジタルコードと周波数設定コード（理想的な三角波を生成するためのコード）の差分をアナログ信号に変換してVCOに出力するD-A変換部に分かれる。A-D変換部では、VCOで発振した77GHz帯のミリ波信号を1/32に分周してから、デジタル位相検出器（DPD）によって位相（周波数）情報を表すデジタルコードに変換する。次に、D-A変換部では、周波数設定コードとA-D変換部で得たデジタルコードとの差分をD-Aコンバータでアナログ信号に変換し、さらにローパスフィルタによって波形を滑らかにした三角波を出力する。この三角波を電圧制御信号としてVCOに入力することにより、77GHz帯のミリ波を出力する。
このミックスモードPLLの最大の特徴は、A-D変換部で発生する誤差を、D-A変換部で取り除く仕組みにある。DPDにおいて位相情報を得る際には、アナログ情報からデジタル情報を得ることになるので、必ず誤差が生じる。この誤差は、DPDの後段の微分器における処理により高周波領域にシフトする。そして、この高周波領域にシフトされた誤差は、D-A変換部のデジタルローパスフィルタによって容易に取り除くことができる。東芝 研究開発センター ワイヤレスシステムラボラトリーの櫻井宏樹氏は、「従来のミリ波レーダーのアナログPLLでは、アナログのローパスフィルタによって高周波領域の誤差を取り除いていたが、低周波領域の誤差は取り除くことができなかった。この低周波領域の誤差を小さくするために、高精度のDDFS ICを用いたり、数百MHzものオーバーサンプリングを行ったりしていた。ミックスモードPLLを用いることにより、それら高コストの回路を用いた場合と同等の性能を達成できる。もちろん、部品点数も削減できるので、ミリ波レーダーユニットの小型化にも貢献できるだろう」と説明する。
東芝は、この周波数シンセサイザICを65nmのCMOSプロセスで試作している（写真1）。チップのサイズは1.7mm×1.0mm。電源電圧は1.2V、消費電力は152mWとなっている。同チップを用いた77GHz帯ミリ波レーダーの性能は、変調帯域が1.5GHz（距離分解能で10cmに相当）、変調周期が1ms〜10ms（相対速度分解能で1.4km/h）、出力する三角波の線形性の平均誤差が0.04％以内だった。これらの値は、高精度のDDFS ICを用いた場合とほぼ同等であるという。
櫻井氏は、「2009年6月の発表と今回の発表の成果を組み合わせることで、すべてをCMOSで構成した、より安価な車載ミリ波レーダーを実現できるようになる。早ければ、2015年〜2016年にも実用化できるように、さらなる研究開発を進めていきたい」と述べている。
（朴 尚洙）
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